VME总线在线“从串模式”配置FPGA的设计与实现

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第２７卷第５期　核电子学与探测技术　Ｖ０Ｌ　２７　Ｎｏ．５　２００７年９月　Ｎｕｃｌｅａｒ　Ｅｌｅｃｔｒｏｎｉｃｓ＆Ｄｅｔｅｃｔｉｏｎ　Ｔｅｃｈｎｏｌｏｇｙ　ｓｅｐ．　２００７　ＶＭＥ总线在线“从串模式＂配置　ＦＰＧＡ的设计与实现　魏书军，刘振安，赵棣新，过雅南　（中国科学院高能物理研究所１０００４９）　摘要：本文介绍了在线配置ＦＰＧＡ硬件设计及工作原理。所设计的系统可以使ＦＰＧＡ的配置数据　通过ＶＭＥ总线写入到一片Ｆｌａｓｈ　Ｍｅｍｏｒｙ中，并在加电时或使用命令的方式通过Ｆｌａｓｈ　Ｍｅｍｏｒｙ来配　置ＦＰＧＡ。另外，ＦＰＧＡ的配置数据还可以直接保存在ＰＣ机终端上，而不是Ｆｌａｓｈ　Ｍｅｍｏｒｙ中，在需要　时，通过ＶＭＥ总线直接将配置数据配置给ＦＰＧＡ。　关键词：从串模式，　，Ｆｌａｓｈ　Ｍｅｍｏｒｙ，ＣＰＬＤ　中图分类号：　ＴＮ４Ｏ２　文献标识码：Ａ　文章编号：０２５８—０９３４（２００７）０５－０８５２—０５　在ＢＩ　Ⅲ触发电子学系统中，ＦＰＧＡ程序　工作：ＶＭＥ接口信号处理；Ｆｌａｓｈ　Ｍｅｍｏｒｙ读、　极其复杂，而矸，ＧＡ内部的运行程序和调试程　写、擦除等控制操作；配置ＦＰＧＡ时序的给出，　序有时需要切换。通过ＶＭＥ总线，在线配置　及ＦＰＧＡ配置数据的并／串转换等功能。　ＦＰＧＡ，不仅可以随时更换ＦＰＧＡ程序内容，而　Ｆｌａｓｈ　Ｍｅｍｏｒｙ主要用于保存ＦＰＧＡ的配置数　且还无须操作者亲临现场，更无须取下插件。　据。ＦＰＧＡ则用于完成用户自己的控制逻辑，　这种方便、灵活、而且可靠的ＦＰＧＡ配置方式，　其程序及逻辑由用户自己定义编写。　可以给使用者提供极大的便利。　…对于这种电路的设计，我们首先想到的是，　ｌ＿　皂Ｍ璺　塾塑　一一Ｊ—　竺　１９　三ｊ　盟　该电路必须能够完成一般配置用ＰＲＯＭ所能　够完成的工作，即在给插件加电时，能够自动把　１　ＣＰＬＤ　，一一　配置数据从Ｆｌａｓｈ　Ｍｅｍｏｒｙ中读出并配置给　雷　一］一、、　ＦＰＧＡ。另外，该电路还必须能够方便、灵活地　至　由ＶＭＥ总线直　加　接把配置数据　配置给ＦＰＧＡ　修改Ｆｌａｓｈ　Ｍｅｍｏｒｙ和ＦＰＧＡ中的配置数据。　１系统构成及工作原理［１　系统构成如图１所示，由ＶＭＥ总线，　图１系统构成　ＣＰＩ　控制芯片，Ｆｌａｓｈ　Ｍｅｍｏｒｙ及ＦＰＧＡ　工作时，首先由用户设计ＦＰＧＡ的功能和　（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙｓ）等四部分　逻辑，并生成仅含ＦＰＧＡ配置数据的ＰＲ０Ｍ　组成。用户可以通过ＶＭＥ总线及相应ＶＩ怔　配置文件（．ＨＥＸ）。然后，通过ＶＭＥ命令将　读写命令完成相关操作。ＣＰＩ．Ｄ（Ｃｏｍｐｌｅｘ　配置文件中的配置数据通过ＶＭＥ总线写入　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ｄｅｖｉｃｅ）主要完成三方面　Ｆ１ａｓｈ　Ｍｅｍｏｒｙ中。在给插件加电，或者在给出　配置ＦＰＧＡ的ＶＭＥ命令时，ＣＰＩ　Ｄ开始顺序　收藕日期：２００６－０８－０１　读取Ｆｌａｓｈ　Ｍｅｍｏｒｙ中的配置数据，并把这些　作者简介：魏书军（１９７１一），男，河北人，中国科学院　配置数据按照一定的时序配置给ＦＰＧＡ。另　高能物理研究所实验物理中心，工程师。　外，还可以通过ＶＭＥ命令，直接将配置文件　８５２　维普资讯 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（保存在ＰＣ机终端）中的配置数据以相应的时　序配置给ＦＰＧＡ。（详见２．４）　２电路设计与实现　电路的设计与实现部分主要介绍了“电路　组成”，“Ｆｌａｓｈ　Ｍｅｍｏｒｙ控制逻辑”，“配置ＦＰ—　ＧＡ控制逻辑”及“ＣＰＬＤ控制逻辑”等几部分　内容。　２。１电路组成　具体电路组成，如图２所示，其中２４４和　２４５实现ＣＰＬＤ与ＶＭＥ总线问地址、控制与　数据信号的缓冲与驱动。７４Ｆ３８是一片开集电　极与非门．它完成ＣＰＬＤ与ＶＭＥ总线间　ＤＴＡＣＫ＊（数据传输应答信号）的隔离，进而　实现ＶＭＥ总线上数据传输应答信号的“线或”　操作，详见ＶＭＥ总线手册　引。　＝∽　一）　　∞　也　善　譬薹茎　　叫　一　＞　１吾　：　至　重　苣　　『ＦＰＧ。Ａ　｝　ｖｃｃ　｝Ｓｐａｒｔ￣ｌ　３ＸＣ３Ｓ４０００　Ｍ６　图２硬件电路　ＣＰＬＤ由一片晶振为其提供时钟，其内部　逻辑主要由“ＶＭＥ接口逻辑”，“Ｆｌａｓｈ　Ｍｅｍｏｒｙ　读、写、擦除等控制逻辑”，“配置ＦＰＧＡ接口逻　辑”等三部分组成。ＶＭＥ接口逻辑主要完成　ＶＭＥ命令解析，数据读写控制等操作；Ｆｌａｓｈ　Ｍｅｍｏｒｙ读、写、擦除控制逻辑主要是产生正确　的时序，实现Ｖ／ＶＩＥ总线对Ｆｌａｓｈ　Ｍｅｍｏｒｙ读、　写、擦除、地址复位等操作；配置ＦＰＧＡ的接口　逻辑，则是把ＣＰＬＤ中获取的配置数据作“并／　串”转换后，以正确的时序送给ＦＰＧＡ，以完成　对ＦＰＧＡ的配置。　２．２　Ｆｌａｓｈ　Ｍｅｍｏｒｙ控制逻辑［。］　对Ｆｌａｓｈ　Ｍｅｍｏｒｙ的操作主要包括读、写、　擦除等操作，详述如下。　在对Ｆｌａｓｈ　Ｍｅｍｏｒｙ作读操作时，要求写　使能信号“ＷＥ＃”无效（高电平），当地址信号　有效后，使片选使能信号“ＣＥ＃”及输出使能信　号“ＯＥ＃”有效（低电平），大约延迟３０—５０ｎｓ　的时间，Ｆｌａｓｈ　Ｍｅｍｏｒｙ把该地址中数据输出到　数据线上。其时序关系如图３所示。　Ａｄｄｒｅｓｓ　）（　地址有效　ＲＹ／Ｂ、　．．．．．．　ｊ　。．．　．．。．．．．．．　——．．。．．．．．．．．．。．．．——．　．．．．．．．．．—．．．—．．——．．——．．一　图３　Ｆｌａｓｈ　Ｍｅｍｏｒｙ．读时序　对Ｆ１ａｓｈ　Ｍｅｍｏｒｙ写操作，也称为对Ｆｌａｓｈ　Ｍｅｍｏｒｙ编程操作。它由一个命令序列完成，　做字节编程时，每向某个地址写入一个字节的　数据，需要四个总线周期完成。前三个周期分　别向Ｆｌａｓｈ　Ｍｅｍｏｒｙ数据线上写人数据“ＡＡ”，　“５５”，“Ａ０”，第四个周期向Ｆｌａｓｈ　Ｍｅｍｏｒｙ数　据线上写入待写人数据。其中，前三个周期地　址为任意，第四个周期地址为待写入数据的地　址。其时序如图４所示。　图４　Ｆｌａｓｈ　Ｍｅｍｏｒｙ写数据（编程）时序　Ｆｌａｓｈ　Ｍｅｍｏｒｙ的擦除操作，也是一个命令　序列，它由六个总线周期完成。对于整片擦除　操作，在一至六个总线周期内分别向Ｆｌａｓｈ　Ｍｅｍｏｒｙ数据线上写入数据“从”，“５５”，“８Ｏ”，　“ＡＡ”，“５５”，“ｌＯ”，地址为任意。在写完最后　一个数据“ｌＯ”后，约经过０，７秒的时间完成整　片Ｆｌａｓｈ　Ｍｅｍｏｒｙ的擦除工作，具体时序如图５　所示。　卫匦　（塑　／广一　————　二互二　——＿７　ｒ　：堑互＞＜＝至三二）＿　———————　—＿、，　／＿—一　，一ｌ—～　７ｓ＿————　图５　Ｆｌａｓｈ　Ｍｅｍｏｒｙ擦除时序　２．３配置ＦＰＧＡ控制逻辑　］　ＦＰＧＡ配置模式有多种，主要有“主并”，　８５３　维普资讯 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“主串”，“从并”，“从串”及“ＪＴＡＧ”等几种模　式，除ＪＴＡＧ配置不受Ｍ０，Ｍ１，Ｍ２影响外，其　它配置模式均由Ｍ０，Ｍ１，Ｍ２决定。由于我们　采用“从串”配置模式，所以需要把Ｍ０、Ｍ１、Ｍ２　都置为“１”（高电平），如图２中的Ｍ０、Ｍ１、Ｍ２　连接所示。　配置ＦＩ）ＧＡ时，首先在ＦＰＧＡ的ＰＲ（）－　ＧＲＡＭ　引脚上提供一个不小于３００ｎｓ的负脉　冲，启动配置过程。ＦＰＧＡ在检测到ＰＲ（）－　ＧＩ　Ｍ　上的负脉冲后，将ＩＮＩＴ—Ｂ　信号拉　低，同时开始清除ＦＰＧＡ内部配置存储器，当　清除完ＦＰＧＡ内部所有帧配置数据后，ＦＰＧＡ　将再次检测ＰＲｏＧＲ　ｖＩ　脚上信号；如果　ＰＲ０　Ｍ　信号无效（高电平），则进入另外　一个清除过程，清除完成后，ＦＰＧＡ释放　［ＮＩＴ—Ｂ　脚，将其置为高电平。当检测到　ＩＮＩＴ—Ｂ　变高后，就可以启动配置逻辑，将配　置数据以一定的格式配置给ＦＰＧＡ了。由于　我们采用“从串模式”配置ＦＰＧＡ，所以需要外　部为ＦＰＧＡ提供配置时钟（ＣＣＩ　Ｋ）。本设计　中，配置时钟是由ＣＰＬＤ为ＦＰＧＡ提供的；而　配置数据以串行方式送给ＦＰＧＡ，且在每一个　时钟的上升沿锁存一位数据进入ＦＰＧＡ。其时　序如图６所示。当把所有配置数据全部配置给　后，　会在其内部对所配置数据做循　环冗余校验。如果校验正确，则把ＤＯＮＥ脚置　高，表示　配置完成，然后启动　程　序。如果循环冗余校验错误，则把ＩＮＩＴ－－Ｂ　脚　拉低，终止启动　程序，且Ｄ　也不置　高，表示配置失败，这时候需要重新配置ＦＰＧＡ。　Ｂ’　、　／　一＿＼　卜　厂　ｌ＝－－　＝：－－－．．．竺：－－．－－—．　—－．—－－．■＿Ｊ九　Ｌ．—Ｊ厂弋几　Ｌ．．Ｊ　Ｌ＿Ｊ一一—７－一一几几　Ｊ　Ｌ，　Ｉ　二　～　图６　ＦＰＧＡ从串配置模式时序　需要注意的是，当把所有数据全部配置给　ＦＰＧＡ，且ＤＯＮＥ脚已经变高后，仍需要再送　几十个配置时钟给ＦＰＧＡ，以完成ＦＰＧＡ内部　的最终配置，否则，有可能造成指示配置完成　（ＤＯＮＥ脚变高），但逻辑功能不正常的情况出　现。ＦＰＧＡ的配置流程，如图７所示［引。　８５４　图７　ＦＰＧＡ酉　置流程　２．４　Ｃ咖控制逻辑　ＣＰＬＤ控制逻辑，在本设计中是用Ｖｅｒｉｌｏｇ　编程的方法来实现的，程序的逻辑功能主要由　三部分组成：在加电或收到ＶＭＥ命令时，由　ＣＰＬＤ给出时序，从Ｆｌａｓｈ　Ｍｅｍｏｒｙ配置ＦＰ－　ＧＡ；收到ＶＭＥ命令后，由ＣＰＩ　Ｄ给出时序，对　Ｆｌａｓｈ　Ｍｅｍｏｒｙ进行擦除、复位、读、写操作；收　到Ⅵ　命令后，ＣＰＬＤ给出配置时序，把从　ＶＭＥ写入的配置数据直接配置ＦＰＧＡ。其控　制逻辑流程如图８所示。　在给插件加电、或通过ＶＭＥ命令的方式　从Ｆｌａｓｈ　Ｍｅｍｏｒｙ配置ＦＰＧＡ时，如图８左边　部分所示。首先，ＣＰＩ　Ｄ通过读取Ｆｌａｓｈ　Ｍｅｍ—　ｏｒｙ标志位的方法，检查Ｆｌａｓｈ　Ｍｅｍｏｒｙ内部是　否保存有ＦＰＧＡ的配置数据。如果没有配置　数据，则ＣＰＬＤ给出“无配置数据”的指示，然　后结束，等待下一个命令。如果存在配置数据，　则由ＣＰＬＤ产生Ｆｌａｓｈ　Ｍｅｍｏｒｙ读取时序，顺　序读取Ｆｌａｓｈ　Ｍｅｍｏｒｙ地址中的数据，并依据　ＦＰＧＡ配置时序要求，将配置数据顺序配置给　ＦＰＧＡ。当把配置数据全部配置给ＦＰＧＡ后，　ＣＰＬＤ逻辑检查ＦＰＧＡ是否配置完成（ＤＯＮＥ　脚为高），如果配置完成，则给出“配置完成”指　示，然后结束，等待下一个命令；如果没有配置　维普资讯 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图８　ＣＰＬＤ控制逻辑流程图　完成，则给出“出错”指示，然后结束，等待下一　个命令。　对Ｆｌａｓｈ　Ｍｅｍｏｒｙ的控制如图８中间部分　所示，主要有擦除Ｆｌａｓｈ　Ｍｅｍｏｒｙ中数据，复位　Ｆｌａｓｈ　Ｍｅｍｏｒｙ地址到首地址；顺序从Ｆｌａｓｈ　Ｍｅｍｏｒｙ地址读取数据，顺序向Ｆｌａｓｈ　Ｍｅｍｏｒｙ　地址中写人数据等操作（时序详见２．２）。所有　对Ｆｌａｓｈ　Ｍｅｍｏｒｙ的操作时序均由ＣＰＬＤ控制　逻辑给出。另外，当向Ｆｌａｓｈ　Ｍｅｍｏｒｙ中写入　配置数据时，在写完全部配置数据后，ＣＰＬＤ还　要附加一个写周期，在Ｆｌａｓｈ　Ｍｅｍｏｒｙ的某特　定地址（标志位）写入一个字节的特殊数据，来　表示Ｆｌａｓｈ　Ｍｅｍｏｒｙ已经编程。　通过ＶＭＥ总线直接配置ＦＰＧＡ如图８右　边部分所示，在收到ＶＭＥ给出的直接配置命　令后，由ＣＰＬＤ产生ＦＰＧＡ配置时序，并由　Ⅵ＼促命令顺序读取ＰｏｗｅｒＰＣ终端上配置文件　中的配置数据，然后，由ＣＰＬＤ将这些配置数　据以正确的格式配置给ＦＰＧＡ。当把所有的配　置数据全部配置给ＦＰＧＡ后，ＣＰＩ　Ｄ将检查　ＦＰＧＡ是否配置完成（ＤＯＮＥ脚变高），如果没　有配置完成，则给出“出错”指示，然后结束，并　等待下一个命令；如果配置完成，则给出“配置　完成”指示，然后结束，并等待下一个命令。　３　ＰｏｗｅｒＰＣ控制程序　ＰｏｗｅｒＰＣ的控制程序是在Ｔｏｒｎａｄｏ环境　下用Ｃ＋＋语言开发完成的，最后编译生成可　加载文件（。ｏｕｔ）。在启动ＰｏｗｅｒＰＣ时，将该程　序加载到ＰｏｗｅｒＰＣ。程序运行后，通过执行相　应的ＶＭＥ命令，来控制ＣＰＬＤ中的逻辑，进而　实现其相应功能。程序流程如图９所示，程序　的上层结构由分支判断语句构成，通过选择、判　断，执行不同ＶＭＥ命令，完成不同功能操作。　图９　ＰｏｗｅｒＰＣ控制程序流程图　程序运行后，首先输入用户板卡地址，然后　根据用户选择，执行相应的ＶＭＥ命令，由　ＶＭＥ命令控制ＣＰＩ．Ｄ中的逻辑，实现相应功　能。这些功能包括：通过这些ＶＭＥ命令，将　ＰｏｗｅｒＰＣ终端上配置文件中的配置数据按照　一定的时序写入Ｆｌａｓｈ　Ｍｅｍｏｒｙ、或配置给ＦＰ—　ＧＡ；通过ＶＭＥ命令将Ｆｌａｓｈ　Ｍｅｍｏｒｙ中的配　置数据写入ＰｏｗｅｒＰＣ终端上一个指定文件中、　或按照相应的时序配置给ＦＰＧＡ；另外，还可以　通过ＶＭＥ命令，实现对Ｆｌａｓｈ　Ｍｅｍｏｒｙ中全部　配置数据的清除工作。　４结论　通过ＶＭＥ总线在线配置ＦＰＧＡ有许多优　点，首先可以在不从ＶＭＥ机箱取下ｖＭＥ插　件的情况下，修改插件上ＦＰＧＡ程序及逻辑，　从而大大提高了插件应用的灵活性。其次，这　种在线配置，也无需在面板上为ＦＰＧＡ逻辑修　改准备专用的配置接口，从而节省了面板的空　间。最后，由于使用通用的Ｆｌａｓｈ　Ｍ￣－ｎｏｒｙ存储　ＦＰＧＡ配置数据，使用普通的ＣＰＬＤ做控制逻　辑，从而避免了使用价格昂贵的专用ＰＲＯＭ，降　低了成本。因此，具有较好的实用价值。　参考文献：　［１　Ｕｓｉｎｇ　ａ　Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ　ｔＯ　Ｃｏｎｆｉｇｕｒｅ　Ｘｉｌｉｎｘ　ＦＰ一　８５５　维普资讯 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ＧＡｓ　ｖｉａ　Ｓｌａｖｅ　Ｓｅｒｉａｌ　ｏｒ　ＳｅｌｅｃｔＭＡＰ　Ｍｏｄｅ，Ｊｕｎｅ，　［３３　Ａｍ２９ＬＶ０１７Ｂ　Ｄａｔａ　Ｓｈｅｅｔ，Ｊｕｌｙ　２００３．　２ＯＯ２．　［４３　Ａ　ＣＰＬＤ－Ｂａｓｅｄ　Ｃｏｎｆｉｇｕｒａｔｉｏｎ　ａｎｄ　Ｒｅｖｉｓｉｏｎ　ｎａｇ－　［２］Ｗａｄｅ　Ｄ．Ｐｅｔｅｒｓｏｎ，Ｔｈｅ　ＶＭＥｂｕｓ　ｈａｎｄｂｏｏｋ，　ｅｌ＇ｆｏｒ　Ｘｉｌｉｎｘ　ＰＬａｔｆｏｒｍ　ＦＩａｓｈ　ＰＲＯＭｓ　ａｎｄ　ＦＰＧＡｓ　ＶＦＥＡ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　ＴｒａｄｅＡｓｓｏｃｉａｔｉｏｎ，１９９１．　Ｊａｎｕａｒｙ，２００５。　Ｔｈｅ　Ｄｅｓｉｇｎ　ａｎｄ　Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ　ｏｆ　ＶＭＥ－ｂａｓｅｄ　ＦＰＧＡ　ｏｎ－ｌｉｎｅ　ｃｏｎｆｉｇｕｒａｔｉｏｎ　ｉｎ　Ｓｌａｖｅ　Ｓｅｒｉａｌ　Ｍｏｄｅ　ＷＥＩ　Ｓｈｕ－ｊ　ａｎ，ＩＪＵ　Ｚｈｅｎ－ａｎ，ＺＨＡＯ　Ｄｉ－ｘｉｎ，ＧＵＯ　Ｙａ－ｎａｎ　（Ｉｎｓｔｉｔｕｔｅ　ｏｆ　Ｈｉｇｈ　Ｅｎｅｒｇｙ　Ｐｈｙｓｉｃｓ，Ｃｈｉｎａ，１０００４９）　Ａｈｓｔｒ￣ｔ：历ｅ　ｐａｐｅｒ　ｉｎｔｒｏｄｕｃｅｓ　ｔｈｅ　ｈａｒｄｗａｒｅ　ｄｅｓｉｇｎ　ａｎｄ　ｗｏｒｋ　ｐｒｉｎｃｉｐｌｅ　ｏｆ　ＦＰＧ　ｏｗｌｎｉｅ　ｃｏｎｆｉｇｕｒａｔｉｏｎ．　Ｆｉｒｓｔｌｙ，ｗｅ　ｐｕｔ　ｔｈｅ　ＦＰＧＡ　ｃｏｎｆｉｇｕｒａｔｉｏｎ　ｄａｔａ　ｔＯ　ａ　Ｆｌａｓｈ　Ｍｅｍｏｒｙ　ｃｈｉｐ　ｔｈｒｏｕｇｈ伽ｂｕｓ；ｗｈｅｎ　ｔｈｅ　ｍｏｄ－　ｔｉｌｅ　ｉｓ　ｐｏｗｅｒ　ｏｎ　ｏｒ　ｒｅｃｅｉｖｅｄ　ａ　ｏｃｎｆｉｇｕｒａｔｉｏｎ　ｃｏｍｍａｎｄ　ｆｒｏｍ　ｖＭ叵ｂｕｓ。ｔ｝ｌｅ　ｓｙｓｔｅｍ　ｂｅｇｉｎ　ｔＯ　ｃｏｒｆｉｇｕｒｅ　ｔ王ｌｅ　ＦＰＧＡ　ｆｒｏｍ　Ｆｌａｓｈ　Ｍｅｍｏｒｙ．Ｉｎ　ａｄｄｉｔｉｏｎ，ｔｈｅ　ｃｏｎｆｉｇｕｒａｔｉｏｎ　ａｄｔａ　ｃａｒｌ　ａｌｓｏ　ｋｅｅｐ　ｉｎ　ａ　ＰＣ　ｔｅｒｍｉｎａｌ，ａｎｄ　ｎｏｔ　ｉｎ　Ｆｌａｓｈ　Ｍｅｍｏｒｙ，ｗｈｅｎ　ｎｅｃｅｓｓａｒｙ，ｗｈｉｃｈ　ｃａｎ　ｂｅ　ｓｅｎｄ　ｔＯ　Ｆ】　ＧＡ　ｄｉｒｅｃｔｌｙ　ｔＯ　ｐｅｒｆｏｒｌＴｌ　ｈｔｅ　ｃｏｎｆｉｇｕｒａｔｉｏｎ．　Ｋｅｙ　ｗｏｒｄｓ：Ｓｌａｖｅ　Ｓｅｒｉｌａ　Ｍｏｄｅ，ＦＰＧＡ，Ｆｌａｓｈ　Ｍｅｍｏｒｙ，ＣＰＬＤ　（上接第８３８页，ｏＣｎｔｉｎｕｅｄｆｒｏｍ　ｐａｇｅ　８３８）　社，１９９８．８．　参考文献：　［４－３周立功，等．深入浅出ＡＲＭ７一ＬＰＣ２１３ｘ／２１４Ｘ［Ｍ］。　Ｉｔ］王芝英．核电子技术原理［Ｍ］．北京：原子能出版　北京：北京航空航天大学出版社，２００５．１１．　社，１９８９．　［５］周立功，等．ＡＲＭ７嵌入式系统基础教程ＦＭ］．北　［２］康华光，等．电子技术基础（模拟部分）［Ｍ］．北京：　京：北京航空航天大学出版社，２００５．５．　高等教育出版社，１９９９．６．　［６３胡宾鑫，等．一种新型现场多道核能谱数据采集系　［３３贾文懿．核地球物理仪器ＦＭ］．北京：原子能出版　统的设计［Ｊ］．信息与电子工程，２００４，２（２）：１２９．　Ｄｅｖｅｌｏｐｍｅｎｔ　ｏｆ　ｔｈｅ　ａ－ｒａｙ　ｓｐｅｃｔｒｕｍ　ｉｎｓｔｒｕｍｅｎｔ　ｂａｓｅｄ　ｏｎ　ＡＲＭ　ＺＨＡＮＧ　Ｇｕｏ－ｈｕａ　，ＹＵＡＮ　Ｚｈｏｎｇ－ｆａｎ　，ＧＥＮＧ　Ｂｏ。，ＷＡＮＧ　Ｍｉｎ。　（１．Ｓｃｈｏｏｌ　ｏｆ　Ｍａｎｕｆａｃｔｕｒｉｎｇ　Ｓｃｉ．ａｎｄ　Ｅｎｇ．，Ｓｉｃｈｕａｎ　Ｕｎｉｖ．，Ｃｈｅｎｇｄｕ　ｏｆ　Ｓｉｃｈｕａｎ　Ｐｒｏｖ．６１００６５，ＣＫＴｌａ；　２．Ｒｅｓｅａｒｃｈ　Ｉｎｓｔｉｕｔｔｅ　ｏｆ　Ｎｕｃｌｅａｒ　Ｐｏｗｅｒ　Ｏｐｅｒａｔｉｏｎ，Ｗｕｈａｎ　ｏｆ　Ｈｕｂｅｉ　Ｐｒｏｖ．４３００７４，Ｃｈｉｎａ￣　３．Ｃｏｌｌｅｇｅ　ｏｆ　Ａｐｐｌｉｅｄ　Ｎｕｃｌｅａｒ　ａｎｄ　Ａｍｏｍａｔｉｏｎ　Ｂ１ｇｉ＝ｎｅｅｒｉｒｌｇ，Ｃｈｅｎｇｄｕ　Ｕｎｉｖ．　ｏｆ　Ｔｅｃｈｎｏｌｏｇｙ，Ｃｈｅｎｇｄｕ　ｏｆ　Ｓｉｃｈｕａｎ　Ｐｒｏｖ．６１００５９，Ｃｈｉｎａ）　Ａ　ｉ臼　ｔ：Ｏｎ　ｔｈｅ　ｂａｓｉｓ　ｏｆ　ｔｈｅ　ｈｔｅｏｒｙ　ｉｎ　ｍｅａｓｕｒｉｎｇ　ｒａｄｏｎ，ｔｈｅ　ｌａｔｅ－ｍｏｄｅｌ　ｏｃｌｌｅｃｔｉｏｎ　ｃｈａｍｂｅｒ　ａｎｄ　ｐｕｌｓｅ　ｐｅａｋ　ｈｏｌｄ　ｃｉｒｃｕｉｔ　ｈａｖｅ　ｂｅｅｎ　ｄｅｓｉｇｎｅｄ　ｓｕｃｃｅｓｓｆ　【ｙ．Ｂａｓｅｄ　ｏｎ　ｔｈｅ　ＡＲＭ７　ｃｏｒｅ，ｔｈｅ　ｓｙｓｔｅｍ　ｏｆ　ａｄｔａ　ｐｒｏｃｅｓｓｉｇｎ　ａｎｄ　ｃｏｎｔｒｏｌ　ｃａｎ　ｉｍｐｒｏｖｅ　ａｕｔｏｍａｔｉｃ　ｌｅｖｅｒ　ａｎｄ　ｗｏｒｋ　ｓｔａｂｌｙ　ｅｉｔｈｅｒ　ｉｎ　ｄｙｎａｍｉｃ　ｏｒ　ｉｎ　ｓｔａｔｉｃ　ｓｔａｔｅ　Ｔｈｉｓ　ｉｎｓｔｒｕｍｅｎｔ　ｌａｓｏ　ｈａｓ　８０ｍｅ　ｆｕｎｃｔｉｏｎｓ　ｓｕｃｈ　ａｓ　ｐａｒａｍｅｔｅｒ　ｓｅｔｔｉｎｇ，ｃｌｏｃｋ　ｓｅｔｔｉｇｎ，ｄａｔａ　ｒｅａｌ　ｔｉｍｅ　ｄｉｓｐｌａｙｉｇｎ，ｓａｖｉｎｇ，ｉｎ－　ｑｕｉｒｉｎｇ，ｄａｔａ　ｕｐｌｏａｄｉｇｎ　ａｎｄ　ＳＯ　Ｏｎ．　Ｋｅｙ　ｗｏｒｄｓ：ｉｎｓｔｒｕｍｅｎｔ　ｆｏｒ　ｒａｄｏｎ　ｍｅａｓｕｒｅｍｅｎｔ　ｐｅａｋ　ｈｏｌｄ　ｃｉｒｃｕｉｔ；删；ＬＰＣ２１３４　８５６