(12)发明专利申请
(10)申请公布号 CN 111312677 A(43)申请公布日 2020.06.19
(21)申请号 202010116143.4(22)申请日 2020.02.25
(71)申请人 杰华特微电子(杭州)有限公司
地址 310030 浙江省杭州市西湖区三墩镇
振华路298号西港发展中心西4幢9楼901-23室(72)发明人 孟繁均 陆阳
(74)专利代理机构 杭州钤韬知识产权代理事务
所(普通合伙) 33329
代理人 唐灵 赵杰香(51)Int.Cl.
H01L 23/48(2006.01)H01L 23/485(2006.01)H01L 21/60(2006.01)
权利要求书2页 说明书5页 附图4页
(54)发明名称
一种扇出型封装件及其制作方法(57)摘要
本发明提出了一种扇出型封装件及其制作方法，通过在芯片中引入TSV结构，将部分输入输出端口电引导至背面，然后在正反两面都设计再分布层结构，减少了单一侧的再分布层金属层数，从而降低了寄生电容和信号串扰的发生，使得器件的稳定性和可靠性得到提升。
CN 111312677 ACN 111312677 A
权 利 要 求 书
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1.一种扇出型封装件，其特征在于：包括基底；
至少一块芯片，位于所述基底上；塑封材料，包封所述至少一块芯片并固定于所述基底上；其中，所述芯片包括具有多个输入输出端口的第一表面和与所述第一表面相背且具有多个凸块的第二表面，所述第一表面和第二表面之间设有至少一个TSV，所述多个输入输出端口中的至少一个通过所述TSV电导通至位于所述第二表面的对应凸块上，
第一再分布层，电连接在所述第一表面的至少部分输入输出端口上，并按所述第一再分布层的图形将该部分输入输出端口分别引导至多个外部焊球上；
第二再分布层，电连接在所述第二表面的至少一个凸块上，并按所述第二再分布层的图形将该至少一个凸块电引出或电互连在其它凸块上。
2.如权利要求1所述的扇出型封装件，其特征在于：所述芯片的数量为一块，该一块芯片具有至少两个所述TSV，所述第二再分布层将该至少两个所述TSV对应的凸块电互连或电引出。
3.如权利要求1所述的扇出型封装件，其特征在于：所述芯片的数量为至少两块，所述第二再分布层将所述至少两块芯片中对应TSV的凸块电互连或电引出。
4.如权利要求1-3任意一项所述的扇出型封装件，其特征在于：还包括钝化层，包封所述第一再分布层，并露出与所述外部焊球连接的区域。
5.如权利要求4所述的扇出型封装件，其特征在于：所述塑封材料与所述第一表面的多个输入输出端口齐平，所述钝化层设置于所述塑封材料与所述第一表面的共平面上。
6.如权利要求1-3任意一项所述的扇出型封装件，其特征在于：还包括粘结层，设置于所述基底上，所述第二再分布层被包封于所述粘结层内。
7.一种如权利要求1-6任意一项所述的扇出型封装件的制作方法，其特征在于，包括步骤：
提供一载体和至少一块所述芯片；
将所述至少一块芯片的第一表面贴装在所述载体上；填充塑封材料，包封所述至少一块芯片；减薄所述塑封材料，露出所述芯片第二表面上的凸块；制作第二再分布层，电连接在至少一个所述凸块上，所述第二再分布层具有将该至少一个凸块电引出或电互连在其它凸块上的图形；
在所述第二表面一侧上粘接基底，并去掉所述载体，露出第一表面；制作第一再分布层，电连接在所述第一表面的至少部分输入输出端口上，所述第一再分布层具有将该部分输入输出端口分别引导至多个外部焊球上的图形；
在所述第一再分布层上制作多个所述外部焊球。8.如权利要求7所述的扇出型封装件的制作方法，其特征在于：在所述第二表面一侧上制作基底前，还包括在所述第二表面上制作粘结层，所述粘结层包封所述第二再分布层，所述芯片通过所述粘结层固定在所述基底上。
9.如权利要求7所述的扇出型封装件的制作方法，其特征在于：还包括在所述第一再分布层上制作钝化层，所述钝化层包封所述第一再分布层，并露出与所述外部焊球连接的区
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权 利 要 求 书
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域，所述外部焊球制作在该些区域上。
10.如权利要求7所述的扇出型封装件的制作方法，其特征在于：当所述芯片的数量为至少两块时，所述第二再分布层的图形将所述至少两块芯片中对应TSV的凸块电互连或电引出。
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说 明 书
一种扇出型封装件及其制作方法
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技术领域
[0001]本发明涉及半导体技术领域，尤其是涉及一种扇出型封装件及其制作方法。背景技术
[0002]半导体封装领域，随着封装高集成度的要求，以硅通孔(Through Silicon Via，TSV)为核心的3D IC封装成为高密度封装领域的重要技术。[0003]同时，随着芯片变得越来越小，I/O数越来越多，扇入型晶圆级封装已不能满足互连的要求。扇出(fanout)封装技术作为解决此矛盾的方案，通过重构芯片在晶元的排布，将小芯片I/O引出本体之外，形成比其更大的封装体。[0004]上述fanout方案之一的先上芯，芯片正面朝下工艺，当芯片正面I/O较多时，会不可避免出现不同信号金属层在芯片正上方重叠的设计，两者之间使用PI聚酰亚胺绝缘层阻隔(通常为5um厚度)。[0005]请参见图1，图1是一种现有的扇出型封装结构的示意图。如图所示，该扇出型封装结构200包括基底201，芯片202，该芯片202上具有多个输入输出端口(I/O)203a、203b等，芯片202通过塑封材料204被封装在基底201上。这些输入输出端口203a、203b通过再分布层206被连接至外部的栅型球阵列(BGA)上，该栅型球阵列包括多个焊球207a、207b等，再分布层206中具有多层金属层导线，并通过钝化层(PI、聚酰亚胺绝缘层)205包封，形成保护。[0006]然而上述扇出型封装结构中，当输入输出端口(I/O)较多，存在不同信号金属层在芯片正上方重叠的设计时，会带来以下问题：一、引入更高的寄生电容电感；二、不同信号层间的串扰；三、钝化层受外力易发生形变断裂造成信号短路或断路的风险。[0007]因此，提出一种新的扇出型封装结构，以应对多I/O口器件带来的挑战成为业内普遍关注的问题。
发明内容
[0008]有鉴于此，本发明的目的在于提出一种新的扇出型封装件及其制作方法，通过结合TSV结构，让芯片的部分I/O口引入至背面，从而在正反两面实施再分布层，减少单面再分布层的层数，从而减少现有技术中存在的问题。
[0009]根据本发明的目的提出的一种扇出型封装件，包括[0010]基底；
[0011]至少一块芯片，位于所述基底上；[0012]塑封材料，包封所述至少一块芯片并固定于所述基底上；[0013]其中，所述芯片包括具有多个输入输出端口的第一表面和与所述第一表面相背且具有多个凸块的第二表面，所述第一表面和第二表面之间设有至少一个TSV，所述多个输入输出端口中的至少一个通过所述TSV电导通至位于所述第二表面的对应凸块上，[0014]第一再分布层，电连接在所述第一表面的至少部分输入输出端口上，并按所述第一再分布层的图形将该部分输入输出端口分别引导至多个外部焊球上；
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说 明 书
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第二再分布层，电连接在所述第二表面的至少一个凸块上，并按所述第二再分布
层的图形将该至少一个凸块电引出或电互连在其它凸块上。[0016]优选的，所述芯片的数量为一块，该一块芯片具有至少两个所述TSV，所述第二再分布层将该至少两个所述TSV对应的凸块电互连或电引出。[0017]优选的，所述芯片的数量为至少两块，所述第二再分布层将所述至少两块芯片中对应TSV的凸块电互连或电引出。[0018]优选的，还包括钝化层，包封所述第一再分布层，并露出与所述外部焊球连接的区域。
[0019]优选的，所述塑封材料与所述第一表面的多个输入输出端口齐平，所述钝化层设置于所述塑封材料与所述第一表面的共平面上。[0020]优选的，还包括粘结层，设置于所述基底上，所述第二再分布层被包封于所述粘结层内。
[0021]根据本发明的目的还提出了一种如上所述的扇出型封装件的制作方法，包括步骤：
[0022]提供一载体和至少一块所述芯片；
[0023]将所述至少一块芯片的第一表面贴装在所述载体上；[0024]填充塑封材料，包封所述至少一块芯片；[0025]减薄所述塑封材料，露出所述芯片第二表面上的凸块；[0026]制作第二再分布层，电连接在至少一个所述凸块上，所述第二再分布层具有将该至少一个凸块电引出或电互连在其它凸块上的图形；[0027]在所述第二表面一侧上制作基底，并去掉所述第一表面上的载体；[0028]制作第一再分布层，电连接在所述第一表面的至少部分输入输出端口上，所述第一再分布层具有将该部分输入输出端口分别引导至多个外部焊球上的图形；[0029]在所述第一再分布层上制作多个所述外部焊球。[0030]优选的，在所述第二表面一侧上制作基底前，还包括在所述第二表面上制作粘结层，所述粘结层包封所述第二再分布层，所述芯片通过所述粘结层固定在所述基底上。[0031]优选的，还包括在所述第一再分布层上制作钝化层，所述钝化层包封所述第一再分布层，并露出与所述外部焊球连接的区域，所述外部焊球制作在该些区域上。[0032]优选的，当所述芯片的数量为至少两块时，所述第二再分布层的图形将所述至少两块芯片中对应TSV的凸块电互连或电引出。
[0033]本发明通过在扇出型封装结构中引入TSV结构，让芯片的正反两面通过TSV导通，使得部分输入输出端口被电连接至背面，然后在芯片的正反两面分别设计第一再分布层和第二再分布层，将需要互连或者需要被引出到外部的输入输出端口在正反两面分别通过第一再分布层和第二再分布层实现。和现有技术相比，本发明的优势在于：[0034]1、由于再分布层被设计在芯片的正方两面，能够减少同一侧再分布层的金属层数，从而减少寄生电容的产生，同时能够减少不同层间的信号串扰。[0035]2、同样由于再分布层的金属层数减少，使得钝化层的保护能力提升，被包封的金属层不易断裂或接触，降低了短路和断路的风险。[0036]3、由于再分布层的金属层数减少，制作单侧再分布层的工艺步骤被大大缩减，提
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说 明 书
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升了器件的制作效率和良率。
附图说明
[0037]图1是一种现有的扇出型封装结构的示意图。
[0038]图2是本发明第一实施方式下的扇出型封装件的结构示意图。
[0039]图3a-3j是本发明第一实施方式扇出型封装件的制作方法流程示意图。[0040]图4是本发明第二实施方式下的扇出型封装件的结构示意图。。
具体实施方式
[0041]以下将结合附图所示的具体实施方式对本发明进行详细描述，但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。[0042]如背景技术中所述的，现有的扇出型封装器件，在一些多I/O管脚的芯片上，需要引入多层再分布层，这些再分布层的金属层之间，会引入更多的寄生电容，同时在一些高频信号的处理场景中，很容易产生信号串扰的问题，并且多层再分布层的塑封也是一种挑战，不仅工艺复杂，而且容易让器件形成断路或短路。[0043]因此，本发明提出了一种基于TSV结构的扇出型封装器件，通过在多I/O管脚的芯片中引入TSV，使得部分I/O管脚被TSV电传导至背面，并且在背面也制作再分布层，这样一来，就可以让再分布层分布在芯片的两侧，减少了单侧再分布层的层数，从而有效解决现有技术中存在的问题。
[0044]下面将通过具体实施方式对本发明的技术方案做详细描述。[0045]实施方式一[0046]请参见图2，图2是本发明第一实施方式下的扇出型封装件的结构示意图。如图所示，该扇出型封装件100，包括基底1，芯片5，塑封材料8，第一再分布层9，第二再分布层3，以及多个焊球11。基底1作为整个器件的支撑作用，同时承担一部分电气性能，该基底1通常为半导体材料，比如硅、锗、硒，或是化合物半导体、有机物半导体等。[0047]芯片5通过粘结层2固定在基底1上，该粘结层2优选使用不导电的粘结材料，比如玻璃胶、环氧树脂或其它非导电胶体，如图中所示，该粘结层2除了将芯片5和基底1粘接在其一之外，还将第二再分布层2包封在其中，起到保护第二再分布层2以及让芯片5第二表面更平整的作用。芯片5包括具有多个输入输出端口7的第一表面和与第一表面相背且具有多个凸块4的第二表面，所述第一表面和第二表面之间设有至少一个TSV6，多个输入输出端口7中的至少一个通过该TSV6电导通至位于第二表面的对应凸块4上。如图中所示，TSV6将一部分输入输出端口7导通至多个凸块4中。通常情况下，在一些高密度芯片中，并非每个输入输出端口需要外接输入源或输出给下游电路，本发明优选一些并非需要外接的输入输出端口通过TSV导通到第二表面，分散第一表面上需要外接的输入输出端口数量。当然即使选择一些需要外接的端口通过TSV导通到第二表面，也不背离本发明的发明精神，在这种情况下，同样可以使用再分布层技术将位于第二表面的需外接的端口进行引出。具体的引出方法，比如通过在第一再分布层上接入少部分有TSV连接的输入输出端口7，然后引出到外部焊球上。或者在芯片以外的塑封材料区域上制作导电柱电直接将第二再分布层引出到外部
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说 明 书
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焊球上等等。
[0048]在芯片5的周围使用塑封材料8进行包封，从而使芯片5固定在基底1上，该塑封材料8比如是环氧树脂材料或其它使用在半导体封装上的塑封材料。在图示的实施方式中，塑封材料8被设置在粘结层2上，通过粘性更强的粘结层2固定在基底1上。在其它实施方式中，该塑封材料8可以和粘结层2实质上属于同一材料层，或者塑封材料8将芯片5连通粘结层2一起包封在基底1表面上，从而形成一个器件的壳体。
[0049]在芯片5的第一表面和第二表面上分别设有第一再分布层9和第二再分布层3。第一再分布层9电连接在第一表面的至少部分输入输出端口7上，并按第一再分布层9的图形将该部分输入输出端口7分别引导至多个外部焊球上11。第二再分布层3电连接在第二表面的至少一个凸块4上，并按第二再分布层3的图形将该至少一个凸块4电引出或电互连在其它凸块4上。
[0050]在本实施方式中，由于芯片5的数量为一块，所以该一块芯片5内具有至少两个TSV6，通过至少两个TSV6将至少两个输入输出端口7电引导至第二表面，使得第二再分布层3将该至少两个所述TSV对应的凸块4电互连或电引出。在本实施方式对应的应用场景中，通常选择两个或两个以上需要对接的输入输出端口制作TSV，并在第二表面上用第二再分布层进行电互连，这样可以避免这些对接的端口占用一层第一再分布层。[0051]在第一再分布层9上还包括钝化层10，用来包封第一再分布层9，避免外部接触对第一再分布层9造成破坏。该钝化层10比如是聚酰亚胺绝缘层(PI)或其它具有钝化保护效果的材料。钝化层9在第一再分布层9与外部焊球连接的区域设有开口，以露出这些区域的第一再分布层9。由于本发明的芯片封装过程会引入倒装工艺，因此芯片的第一表面会先固定在一临时载体上，塑封材料8与芯片5第一表面的多个输入输出端口7齐平，而在制作该钝化层10时，需要先去掉临时载体，然后将钝化层设置于塑封材料8与芯片5第一表面的共平面上。
[0052]请再参见图3a-图3j，是本发明第一实施方式扇出型封装件的制作方法流程示意图。该制作方法包括步骤：
[0053]提供载体1a和芯片5，将芯片5的第一表面贴装在载体1a上，图3a-图3b所示，其中左边图示部分为剖面图，右边为对应的俯视图(下同)。载体1a是制作工艺过程中的过渡件，在成品时已经去掉，主要是用来对芯片5第二表面进行加工时，对第一表面进行支撑和保护作用。
[0054]填充塑封材料8，包封该芯片5，然后让改塑封材料8进行固化。见图3c。[0055]减薄塑封材料8，使塑封材料8与第二表面上的凸块4齐平，从而露出这些凸块4。见图3d。
[0056]在第二表面上制作第二再分布层3，与至少一个凸块4保持电连接，该第二再分布层3具有将该至少一个凸块电引出或电互连在其它凸块上的图形。见图3e。[0057]在第二表面一侧上粘接基底1，包括在第二表面上制作粘结层2，将第二再分布层3包封在该粘结层2中，基底1通过粘结层2粘接在第二表面上，去掉载体1a露出第一表面。见图3f-图3h。[0058]制作第一再分布层9，电连接在第一表面的至少部分输入输出端口7上。第一再分布层9具有将该部分输入输出端口7分别引导至多个外部焊球上的图形。见图3i。
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最后，在第一再分布层上制作多个所述外部焊球11。见图3j。
[0060]优选的，还包括在第一再分布层9上制作钝化层10，该钝化层10包封住第一再分布层9，并露出与外部焊球11连接的区域，这些外部焊球11制作在该些区域上。[0061]本实施方式针对的是单一芯片的封装，该芯片比如是高密度管脚芯片，包括多个输入输出端口，将其中部分端口通过TSV结构电引导至第二表面，并在第二表面对应位置设置接线用的凸块。利用第一再分布层将第一表面的部分端口引出，利用第二再分布层将第二表面的凸块互连或引出，从而使得芯片两侧都具有再分布层的结构，避免了再分布层集中在一侧时容易引入更多寄生电容等问题。[0062]第二实施方式[0063]请参见图4，图4是本发明第二实施方式下扇出型封装件的结构示意图。如图所示，在该实施方式中，扇出型封装件110引入了两块芯片5a和5b，每一块芯片都具有至少一个TSV6’。这两块芯片可以是不同功能的芯片，也可以是相同功能的芯片，且彼此之间需要有信号传递，即芯片5a的至少一个输入输出端口7’需要连接到芯片5b的至少一个输入输出端口上。根据本发明的主旨，这些需要互连或引出的输入输出端口将通过TSV6’电引导至第二表面对应的凸块4’上。
[0064]在该实施方式中，第一再分布层9’和第二再分布层3’的图形需要按照具体的电路需求，分别将第一表面需要电互连或电引出的输入输出端口7’引导至外部，与焊球11’连接，将芯片5a和芯片5b对应TSV6’的凸块4’电互连在一起，或者，这些凸块对应的输入输出端口7’需要向外引出时，第二再分布层3’的图形被设计成将这些凸块4’电引出的功能。[0065]实施方式二给出了两块芯片的封装件结构，应当注意的是，对于两块以上的多芯片封装，同样可以根据本发明的发明主旨、无需经过创造性劳动被设计出来。对于该实施方式二的制作方法，与实施方式一基本相同，仅在设计第一再分布层和第二再分布层的图形时，需要根据具体的电路需求进行设计。对和实施方式一相同之处，不再赘述。[0066]综上所述，本发明提出了一种新的扇出型封装件及其制作方法，该封装件通过在芯片中引入TSV结构，将部分输入输出端口电引导至背面，然后在正反两面都设计再分布层结构，减少了单一侧的再分布层金属层数，从而降低了寄生电容和信号串扰的发生，使得器件的稳定性和可靠性得到提升。[0067]尽管为示例目的，已经公开了本发明的优选实施方式，但是本领域的普通技术人员将意识到，在不脱离由所附的权利要求书公开的本发明的范围和精神的情况下，各种改进、增加以及取代是可能的。
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说 明 书 附 图
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图1
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说 明 书 附 图
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说 明 书 附 图
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说 明 书 附 图
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