基于FPGA的IIC总线IP核设计

ＶＯＩ．６　Ｎｏ．１，Ｍａｒ．２０１５　Ｊｏｕｒｎａｌ　ｏｆ　Ｍｅａｓｕｒｅｍｅｎｔ　Ｓｃｉｅｎｃｅ　ａｎｄ　Ｉｎｓｔｒｕｍｅｎｔａｔｉｏｎ　１３　Ｄｅｓｉｇｎ　ｏｆ　ＩＰ　ｃｏｒｅ　ｆｏｒ　ＩＩＣ　ｂｕｓ　ｃｏｎｔｒｏｌｌｅｒ　ｂａｓｅｄ　ｏｎ　ＦＰＧＡ　ＨＵＡＮＧ　Ｘｉａｏ－ｍｉｎ。ＺＨＡＮＧ　Ｚｈｉ－ｊ　ｉｅ　（Ｋｅｙ　Ｌａｂｏｒａｔｏｒｙ　ｏｆ　Ｉｎｓｔｒｕｍｅｎｔａｔｉｏｎ　Ｓｃｉｅｎｃｅ＆Ｄｙｎａｍｉｃ　Ｍｅａｓｕｒｅｍｅｎｔ（Ｎｏｒｔｈ　Ｕｎｉｖｅｒｓｉｔｙ　ｏｆ　Ｃｈｉｎａ）．　Ｍｉｎｉｓｔｒｙ　ｏｆＥｄｕｃａｔｉｏｎ，Ｔａｉｙｎａｎ　０３００５１，Ｃｈｉｎａ）　Ａｂｓｔｒａｃｔ：Ｔｈｅ　ｉｎｔｅｌｌｅｃｔｕａｌ　ｐｒｏｐｅｒｔｙ（ＩＰ）ｃｏｒｅ　ｆｏｒ　ｉｎｔｅｒ－ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ（ＩＩＣ）ｂｕｓ　ｃｏｎｔｒｏｌｌｅｒ　ｉｓ　ｄｅｓｉｇｎｅｄ　ｕｓｉｎｇ　ｆｉｎｉｔｅ　ｓｔａｔｅ　ｍａ—　ｃｈｉｎｅ（ＦＳＭ）ｂａｓｅｄ　ｏｎ　ｆｉｅｌｄ　ｐｒｏｇｒａｍｍａｂｌｅ　ｇａｔｅ　ａｒｒａｙ（ＦＰＧＡ）．Ｎｏｔ　ｏｎｌｙ　ｔｈｅ　ｄａｔａ　ｆｒｏｍ　ＡＴ　２４Ｃ０２Ｃ　ｃａｎ　ｂｅ　ｒｅａｄ　ａｕｔｏｍａｔｉｃａｌｌｙ　ａｆ—　ｔｅｒ　ｐｏｗｅｒ　ｏｎ，ｂｕｔ　ａｌｓｏ　ｔｈｅ　ｄａｔａ　ｆｒｏｍ　ｕｐｐｅｒ　ｃｏｍｐｕｔｅｒ　ｃａｒｌ　ｂｅ　ｗｒｉｔｔｅｎ　ｉｎｔｏ　ＡＴ２４Ｃ０２Ｃ　ｉｍｍｅｄｉａｔｅｌｙ　ｕｎｄｅｒ　ｔｈｅ　ｃｏｎｔｒｏｌ　ｏｆ　ｔｈｅ　ＩＩＣ　ｂｕｓ　ｃｏｎｔｒｏｌｌｅｒ．Ｗｈｅｎ　ｉｔ　ｉｓ　ａｐｐｌｉｅｄ　ｔｏ　ｂｌａｓｔ　ｗａｖｅ　ｏｖｅｒｐｒｅｓｓｕｒｅ　ｔｅｓｔ　ｓｙｓｔｅｍ．ｔｈｅ　ＩＩＣ　ｂｕｓ　ｃｏｎｔｒｏｌｌｅｒ　ｃａｎ　ｒｅａｄ　ａｎｄ　ｓｔｏｒｅ　ｗｏｒｋｉｎｇ　ｐａ—　ｒａｍｅｔｅｒｓ　ａｕｔｏｍａｔｉｃａｌｌｙ．Ｉｎ　ａ】ａｂｏｒａｔｏｒｙ　ｅｎｖｉｒｏｎｍｅｎｔ，ｔｈｅ　ＩＰ　ｃｏｒｅ　ｓｉｍｕｌａｔｉｏｎ　ｉｓ　ｃａｒｒｉｅｄ　ｏｕｔ　ａｎｄ　ｔｈｅ　ｒｅｓｕｌｔ　ｉｓ　ａｃｃｕｒａｔｅ．Ｉｎ　ｔｈｅ　ｅｘ—　ｐｌｏｓｉｏｎ　ｆｉｅｌｄ　ｔｅｓｔ，ｂｙ　ａｎａｌｙｚｉｎｇ　ｔｈｅ　ｏｂｔａｉｎｅｄ　ｖａｌｉｄ　ｄａｔａ，ｉｔ　ｃａｎ　ｂｅ　ｃｏｎｃｌｕｄｅｄ　ｔｈａｔ　ｔｈｅ　ｄｅｓｉｇｎｅｄ　ＩＰ　ｃｏｒｅ　ｈａｓ　ｇｏｏｄ　ｒｅｌｉａｂｉｌｉｔｙ．　Ｋｅｙ　ｗｏｒｄｓ：ｆｉｅｌｄ　ｐｒｏｇｒａｍｍａｂｌｅ　ｇａｔｅ　ａｒｒａｙ（ＦＰＧＡ）；ＩＩＣ　ｂｕｓ；ｉｎｔｅｌｌｅｃｔｕａｌ　ｐｒｏｐｅｒｔｙ（ＩＰ）ｃｏｒｅ；ｔｅｓｔ　ｓｙｓｔｅｍ　ＣＬＤ　ｎｕｍｂｅｒ：ＴＰ２７４　Ｄｏｃｕｍｅｎｔ　ｃｏｄｅ：Ａ　Ａｒｔｉｃｌｅ　ＩＤ：１６７４—８０４２（２０１５）Ｏ１—００１３一Ｏ６　ｄｏｉ：１０．３９６９／ｊ．ｉｓｓｎ．１６７４—８０４２．２０１５．０１．００３　ＩＩＣ　ｂｕｓ　ｄａｔａ　ｔｒａｎｓｆｅｒ　ｐｒｏｔｏｃｏ１．Ｉｔ　ｈａｓ　ｓｉｍｐｌｅ　ｐｅｒｉｐｈ—　０　Ｉｎｔｒｏｄｕｃｔｉｏｎ　Ｔｈｅ　ｉｎｔｅｒ－ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ（ＩＩＣ）ｂｕｓ　ｆｒｏｍ　Ｐｈｉｌｉｐｓ　ｉｓ　ａ　ｓｉｍｐｌｅ，ｔｗｏ—ｗｉｒｅ　ａｎｄ　ｓｙｎｃｈｒｏｎｏｕｓ　ｓｅｒｉａｌ　ｂｕｓ．Ｉｔ　ｉｓ　ａｐｐｌｉｃａｂｌｅ　ｔｏ　ｔｈｅ　ｃｏｍｍｕｎｉｃａｔｉｏｎｓ　ａｍｏｎｇ　ｖａｒｉｏｕｓ　ｓｅｒｉａｌ　ｅｑｕｉｐｍｅｎｔ［　．Ｃｏｍｐａｒｅｄ　ｗｉｔｈ　ｔｒａｄｉｔｉｏｎａ１　ｐａｒａｌ－　ｌｅｌ　ｂｕｓ　ｓｙｓｔｅｍ，ＩＩＣ　ｂｕｓ　ｓｙｓｔｅｍ　ｈａｓ　ｔｈｅ　ａｄｖａｎｔａｇｅｓ　ｏｆ　ｅｒａｌ　ｃｉｒｃｕｉｔ，ｓｍａｌｌ　ｐａｃｋａｇｅ　ａｎｄ　ｌｏｗ　ｐｏｗｅｒ．Ｅｓｐｅｃｉａｌ—　ｌｙ，ｉｔ　ｉｓ　ｅｌｅｃｔｒｉｃａｌｌｙ　ｅｒａｓａｂｌｅ，ｔｈｅｒｅｆｏｒｅ，ｉｔ　ｉｓ　ｓｕｉｔａｂｌｅ　ｆｏｒ　ｍａｓｓ　ｓｔｏｒａｇｅ［　．ＩＩＣ　ｂｕｓ　ｉｎｃｌｕｄｅｓ　ａ　ｂｉｄｉｒｅｃｔｉｏｎａｌ　ｄａｔａ　ｗｉｒｅ　ＳＤＡ　ａｎｄ　ａ　ｃｌｏｃｋ　ｗｉｒｅ　ＳＣＬ　ｆｏｒ　ｆｕｌｌ　ｄｕｐｌｅｘ　ｓｙｎｃｈｒｏｎｏｕｓ　ｄａｔａ　ｔｒａｎｓｍｉｓｓｉｏｎ［　．Ｗｈｅｎ　ＩＩＣ　ｂｕｓ　ｉｓ　ｉ—　ｄｌｅ，ＳＤＡ　ａｎｄ　ＳＣＬ　ｍｕｓｔ　ｍａｉｎｔａｉｎ　ｋｅｅｐ　ｉｎ　ａ　ｈｉｇｈ　ｌｅｖ—　ｅ１；Ｗｈｅｎ　ＩＩＣ　ｂｕｓ　ｉｓ　ｃｌｏｓｅｄ，ｔｈｅ　ＳＣＬ　ｃｌａｍｐ　ｉｎ　ａ　ｌｏｗ　ｓｉｍｐｌｅ　ｓｔｒｕｃｔｕｒｅ，ｇｏｏｄ　ｍａｉｎｔａｉｎａｂｉｌｉｔｙ，ｅａｓｙ　ｅｘｔｅｎｓｉ—　ｂｉｌｉｔｙ　ａｎｄ　ｈｉｇｈ　ｒｅｌｉａｂｉｌｉｔｙＥ引．Ｔｈｅ　ｂｌａｓｔ　ｗａｖｅ　ｏｖｅｒ—　ｐｒｅｓｓｕｒｅ　ｔｅｓｔ　ｓｙｓｔｅｍ　ｎｅｅｄｓ　ｔｏ　ｒｅａｄ　ａｎｄ　ｓｔｏｒｅ　ｉｍｐｏｒ—　ｔａｎｔ　ｗｏｒｋｉｎｇ　ｐａｒａｍｅｔｅｒｓ　ａｕｔｏｍａｔｉｃａｌｌｙ．Ｉｎ　ｔｈｉｓ　ｐａ—　ｐｅｒ，ａｎ　ｉｎｔｅｌｌｅｃｔｕａｌｌ　ｐｒｏｐｅｒｔｙ（ＩＰ）ｃｏｒｅ　ｆｏｒ　ＩＩＣ　ｂｕｓ　ｃｏｎｔｒｏｌｌｅｒ　ｉｓ　ｄｅｓｉｇｎｅｄ　ｆｏｒ　ｄａｔａ　ｔｒａｎｓｍｉｓｓｉｏｎ　ａｕｔｏｍａｔｉ—　Ｉｅｖｅ１．Ｂｅｃａｕｓｅ　ＩＩＣ　ｂｕｓ　ｉｎｔｅｒｆａｃｅ　ｉｓ　ｏｐｅｎ　ｄｒａｉｎ（ＯＤ）　ｏｕｔｐｕｔ　ａｎｄ　ｏｐｅｎ　ｃｏｌｌｅｃｔｏｒ（ＯＣ）ｏｕｔｐｕｔ，ａｌｌ　ｔｈｅ　ｏｕｔ—　ｐｕｔｓ　ｏｆ　ｔｈｅ　ｂｕｓ　ｃａｎ　ｒｅａｌｉｚｅ“ａｎｄ”ｌｏｇｉｃ　ｆｕｎｃｔｉｏｎ。　ｗｈｉｃｈ　ｒｅｑｕｉｒｅｓ　ｔｈｅ　ｏｕｔｐｕｔ　ｔｅｒｍｉｎａｌ　ｏｆ　ＩＩＣ　ｂｕｓ　ｔｏ　ｂｅ　ｃｏｎｎｅｃｔｅｄ　ｗｉｔｈ　ｐｕｌｌ—ｕＤ　ｒｅｓｉｓｔｏｒｓ［　．Ｔｈｅ　ｓｃｈｅｍａｔｉｃ　ｄｉ—　ｃａｌｌｙ　ａｍｏｎｇ　ａ　ｖａｒｉｅｔｙ　ｏｆ　ｓｅｒｉａｌ　ｅｑｕｉｐｍｅｎｔ［。一　］ｃｏｎｓｉｄｅｒ—　ｉｎｇ　ｔｈａｔ　ｔｈｅ　ＩＰ　ｃｏｒｅ　ｈａｓ　ｔｈｅ　ａｄｖａｎｔａｇｅｓ　ｏｆ　ｌｅｓｓ　ｒｅ—　ａｇｒａｍ　ｏｆ　ＡＴ２４Ｃ０２Ｃ　ｉｓ　ｓｈｏｗｎ　ｉｎ　Ｆｉｇ．１．　ｓｏｕｒｃｅｓ，ｈｉｇｈ　ｆｌｅｘｉｂｉｌｉｔｙ，ｅａｓｙ　ｐｏｒｔａｂｉｌｉｔｙ　ａｎｄ　ｓｈｏｒｔ　１　Ａ０　ＶＣＣ　８　ｄｅｖｅｌｏｐｍｅｎｔ　ｃｙｃｌｅ．　２　１　Ｗｏｒｋｉｎｇ　ｐｒｉｎｃｉｐｌｅ　１．１　Ｔ２４Ｃ０２　３　Ａ１　Ａ２　ＷＰ　７　Ｉ　—６　Ｉ。ｓｄ　５　０　。　ＲＯ０１　１　Ｋ　ＳＣＬ　ＳＤＡ　Ｒｎｎ２　１　Ｋ　４　ＧＮＤ　ＡＴ　２４Ｃ０２　ｂｅｌｏｎｇｓ　ｔｏ　ｅｌｅｃｔｒｉｃａｌｌｙ　ｅｒａｓａｂｌｅ　ｐｒｏｇｒａｍ—　ｍａｂｌｅ　ｒｅａｄ－ｏｎｌｙ　ｍｅｍｏｒｙ（ＥＥＰＲＯＭ）ａｎｄ　ｓｕｐｐｏｒｔｓ　Ｆｉｇ．１　ＡＴ２４Ｃ０２Ｃ　ｓｃｈｅｍａｔｉｃ　ｄｉａｇｒａｍ　Ｒｅｃｅｉｖｅｄ　ｄａｔｅ：２０１４一Ｏ９—１５　Ｃｏｒｒｅｓｐｏｎｄｉｎｇ　ａｕｔｈｏｒ：ＨＵＡＮＧ　Ｘｉａｏ－ｍｉｎ（９３７４２０５３０＠ｑｑ．ｃｏｍ）　１４　Ｊｏｕｒｎａｌ　ｏｆ　Ｍｅａｓｕｒｅｍｅｎｔ　Ｓｃｉｅｎｃｅ　ａｎｄ　Ｉｎｓｔｒｕｍｅｎｔａｔｉｏｎ　Ｖｏ１．６　Ｎｏ．１。Ｍａｒ．２０１５　１．２　ＩＩＣ　ｂｌｌｓ　ｄａｔａ　ｔ舢ｍｉｓｓｉＯｎ　ｓｔａｎｄａｒｄ［８］　Ｔｈｅ　ｄａｔａ　ｂｅｔｗｅｅｎ　ｕｐｐｅｒ　ｃｏｍｐｕｔｅｒ　ａｎｄ　２４Ｃ０２Ｃ　ｔｒａｎｓｍｉｔｔｅｄ　ｂｙ　ＩＩＣ　ｂｕｓ　ｉｓ　ｃｏｍｐｏｓｅｄ　ｏｆ　ｓｔａｒｔ　ｓｉｇｎａｌ，　ａｄｄｒｅｓｓ　ｃｏｄｅ，ａ　ｎｕｍｂｅｒ　ｏｆ　ｄａｔａ　ｂｙｔｅｓ，ｒｅｓｐｏｎｓｅ　ｓｉｇ—　ｎａｌ　ａｎｄ　ｓｔｏｐ　ｓｉｇｎａ１．Ｗｈｅｎ　ｔｈｅ　ｃｏｍｍｕｎｉｃａｔｉｏｎ　ｓｔａｒｔｓ，　ｔｈｅ　ｕｐｐｅｒ　ｃｏｍｐｕｔｅｒ　ｓｅｎｄｓ　ａ　ｓｔａｒｔ　ｓｉｇｎａｌ（ｗｈｅｎ　ＳＣＬ　ｉｓ　ｈｉｇｈ，ＳＤＡ　ｐｒｏｄｕｃｅｓ　ａ　ｆａｌｌｉｎｇ　ｅｄｇｅ），ＡＴ　２４Ｃ０２Ｃ　ａｄ—　ｄｒｅｓｓ　ｃｏｄｅ　ａｎｄ　ａ　ｒｅａｄ／ｗｒｉｔｅ　ｓｉｇｎａｌ（ｔｈｅｒｅ　ａｒｅ　７　ｂｙｔｅｓ　ｉｎ　ａｌｌ　ｆｒｏｍ　ｔｈｅ　ＡＴ　２４Ｃ０２Ｃ　ａｄｄｒｅｓｓ　ａｎｄ　ｒｅａｄ／ｗｒｉｔｅ　ｃｏｎｔｒｏｌ　ｓｉｇｎａｌ　Ｒ／Ｗ。ｗｈｅｒｅ　Ｒ／Ｗ一“０”ｉｎｄｉｃａｔｅｓ　ａ　ｗｒｉｔｅ　ｏｐｅｒａｔｉｏｎ　ａｎｄ　Ｒ／Ｗ＝“１”ｉｎｄｉｃａｔｅｓ　ａ　ｒｅａｄ　ｏｐｅｒ—　ａｔｉｏｎ）．Ｔｈｅｎ　ＳＤＡ　ｉｓ　ｓｅｔ　ｔｏ　ｂｅ　ａ　ｈｉｇｈ　ｒｅｓｉｓｔａｎｃｅ　ｓｔａｔｅ　ａｎｄ　ｔｈｅ　ｕｐｐｅｒ　ｃｏｍｐｕｔｅｒ　ｗａｉｔｓ　ｆｏｒ　ｒｅｃｅｉｖｉｎｇ　ＡＣＫ　ｒｅ—　ｓｐｏｎｓｅ　ｓｉｇｎａｌ（ＡＴ　２４Ｃ０２Ｃ　ｍａｋｅｓ　ＳＤＡ　ｌｏｗ），ｔｈｕｓ　ｔｈｅ　ｕｐｐｅｒ　ｃｏｍｐｕｔｅｒ　ｃａｎ　ｃｏｎｔｉｎｕｅ　ｔｏ　ｓｅｎｄ　ｄａｔａ．Ｗｈｅｎ　ｔｈｅ　ｃｏｍｍｕｎｉｃａｔｉｏｎ　ｉｓ　ｃｏｍｐｌｅｔｅｄ，ｔｈｅ　ｕｐｐｅｒ　ｃｏｍｐｕｔｅｒ　ｓｅｎｄｓ　ａ　ｓｔｏｐ　ｓｉｇｎａ１．Ｉｎ　ｄａｔａ　ｔｒａｎｓｍｉｓｓｉｏｎ　ｐｒｏｃｅｓｓ，　ｗｈｅｎ　ＳＣＬ　ｉｓ　ｉｎ　ｈｉｇｈ　ｌｅｖｅｌ，ＳＤＡ　ｍｕｓｔ　ｅｎｓｕｒｅ　ｔｈｅ　ｓｔａ—　ｂｉｌｉｔｙ　ｏｆ　ｔｈｅ　ｄａｔａ；Ａｆｔｅｒ　ｔｒａｎｓｍｉｔｔｉｎｇ　ｅａｃｈ　ｏｎｅ　ｂｙｔｅ　ｄａｔａ。ａ　ｒｅｓｐｏｎｓｅ　ｓｉｇｎａｌ　ＡＣＫ　ｍｕｓｔ　ｂｅ　ｓｅｎｔ　ｂｙ　ｔｈｅ　ｒｅ—　ｃｅｉｖｅｒ．　Ｗｉｔｈ　ＩＩＣ　ｂｕｓ　ｄａｔａ　ｔｒａｎｓｍｉｓｓｉｏｎ　ｒａｔｅ　ｏｆ　１００・——４００　ｋｂｐｓ　ａｎｄ　ｐｏｗｅｒ　ｓｕｐｐｌｙ　ｏｆ＋５　Ｖ，ｔｈｅ　ｉｎｐｕｔ　ｌｅｖｅｌ　ｉｓ　ｄｅｆｉｎｅｄ　ａｓ　ＩＩ—　一１．５　Ｖ，ＶＩＨｍｉｎ一３　Ｖ，　Ｗｉｔｈ　ａ　ｂｒｏａｄ　ｓｕｐｐｌｙ　ｖｏｌｔａｇｅ，ｉｎｐｕｔ　ｌｅｖｅｌ　ｉｓ　ｄｅｆｉｎｅｄ　ＶＩｋ　一１．５　ＶＤＤ，ＶｌＨ　一３　ＶＤＤ，　ｗｈｅｒｅ　ＶＤＤ　ｉｓ　ｒｅｆｅｒｅｎｃｅ　ｖｏｌｔａｇｅ．　２　ＩＰ　ｃｏｒｅ　ｄｅｓｉｇｎ　ＩＰ　ｃｏｒｅ　ｉｓ　ａｎ　ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ　ｃｏｒｅ　ｗｉｔｈ　ｉｎｔｅｌｌｅｃｔｕ—　ａｌ　ｐｒｏｐｅｒｔｙ　ａｎｄ　ｈａｓ　ｒｅｐｅａｔｅｄ　ｖｅｒｉｆｉｃａｔｉｏｎ　ｍａｃｒｏ　ｒｏｏｄ—　ｕｌｅｓ　ｗｉｔｈ　ｓｐｅｃｉｆｉｃ　ｆｕｎｃｔｉｏｎｓ．Ｉｔ　ｈａｓ　ｎｏｔｈｉｎｇ　ｔｏ　ｄｏ　ｗｉｔｈ　ｃｈｉｐ　ｍａｎｕｆａｃｔｕｒｉｎｇ　ｐｒｏｃｅｓｓ　ａｎｄ　ｃａｎ　ｂｅ　ｅｍｂｅｄｄｅｄ　ｉｎｔｏ　ｄｉｆｆｅｒｅｎｔ　ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ．Ｔｈｅ　ｓｏｆｔ　ｃｏｒｅ　ｏｆ　ＩＰ　ｃｏｒｅ　ｉｓ　ｔｈｅ　ｍｏｓｔ　ｗｉｄｅｌｙ　ｕｓｅｄ　ｆｏｒｍ．Ｆｏｒ　ｔｈｅ　ｄｅｖｅｌｏｐｍｅｎｔ　ｏｆ　ＦＰＧＡ，　ＩＰ　ｃｏｒｅ　ｃａｎ　ｐｒｏｖｉｄｅ　ａｂｕｎｄａｎｔ　ｒｅｓｏｕｒｃｅｓ　ａｎｄ　ｍａｋｅ　ｔｈｅ　ｄｅｓｉｇｎ　ｃｏｒｒｅｓｐｏｎｄｉｎｇｌｙ　ｂｅｃｏｍｅ　ｍｏｒｅ　ｃｏｎ—　ｖｅｎｉｅｎｔ，ｔｈｅｒｅｆｏｒｅ，ＩＰ　ｃｏｒｅ　ｄｅｓｉｇｎ　ｈａｓ　ｖｅｒｙ　ｐｒａｃｔｉｃａｌ　ｖａｌｕｅ［　．Ｔｈｉｓ　ｐａｐｅｒ　ｄｅｓｃｒｉｂｅｓ　ｔｈｅ　ｓｏｆｔ　ｃｏｒｅ　ｄｅｓｉｇｎ　ｆｏｒ　ＩＩｃ　ｂｕｓ　ｃ。ｎ　ｒｏｌｌｅｒ　ｕｓｉｎｇ　ｆｉｎｉｔｅ　ｓｔａｔｅ　ｍａｃｈｉｎｅ（ＦＳＭ）・　２．１　Ｍ　ＦＳＭ　ｉｓ　ａ　ｇｅｎｅｒａｌ　ａｎｄ　ｉｎｔｕｉｔｉｖｅ　ｍｅｔｈｏｄ　ｆｏｒ　ｄｉｇｉｔａｌ　ｓｙｓｔｅｍ　ｄｅｓｉｇｎ．Ｔｈｅｏｒｅｔｉｃａｌｌｙ，ａｎｙ　ｃｏｍｐｌｅｘ　ｄｉｇｉｔａｌ　ｄｅｓｉｇｎ　ｃａｎ　ｂｅ　ｒｅａｌｉｚｅｄ　ｂｙ　ＦＳＭ　ｍｅｔｈｏｄ．Ｔｈｅ　ｓｔａｔｅ　ｍａｃｈｉｎｅｓ　ｃａｎ　ｂｅ　ｃｌａｓｓｉｆｉｅｄ　ｉｎｔｏ　ｔｗｏ　ｔｙｐｅｓ：Ｍｏｏｒｅ　ｓｔａｔｅ　ｍａｃｈｉｎｅ　ａｎｄ　Ｍｅａｌｙ　ｓｔａｔｅ　ｍａｃｈｉｎｅ．Ｔｈｅ　ｏｕｔｐｕｔ　ｏｆ　Ｍｏｏｒｅ　ｓｔａｔｅ　ｍａｃｈｉｎｅ　ｉｓ　ａ　ｆｕｎｃｔｉｏｎ　ｏｆ　ｃｕｒｒｅｎｔ　ｉｎｐｕｔ　ａｎｄ　ｃｕｒｒｅｎｔ　ｓｔａｔｅ；ｔｈｅ　ｃｕｒｒｅｎｔ　ｏｕｔｐｕｔ　ｏｆ　Ｍｅａｌｙ　ｓｔａｔｅ　ｍａｃｈｉｎｅ　ｉｓ　ｄｅｔｅｒｍｉｎｅｄ　ｂｙ　ｉｔｓ　ｐｒｅｓｅｎｔ　ｓｔａｔｅ．Ｔｈｉｓ　ｐａ—　ｐｅｒ　ａｄｏｐｔｓ　ｔｈｅ　ｃｏｍｂｉｎａｔｉｏｎ　ｏｆ　ｔｈｅ　ｔｗｏ　ｔｙｐｅｓ　ｏｆ　ｓｔａｔｅ　ｍａｃｈｉｎｅｓ　ｔｏ　ｄｅｓｃｒｉｂｅ　ｔｈｅ　ｓｙｓｔｅｍ　ｓｔａｔｅ，ｏｆ　ｗｈｉｃｈ　ｓｏｍｅ　ｏｕｔｐｕｔｓ　ａｒｅ　ｏｎｌｙ　ｒｅｌａｔｅｄ　ｔｏ　ｔｈｅ　ｃｕｒｒｅｎｔ　ｓｔａｔｅ　ａｎｄ　ｏｔｈｅｒ　ｏｕｔｐｕｔｓ　ａｒｅ　ｒｅｌａｔｅｄ　ｔｏ　ｂｏｔｈ　ｔｈｅ　ｐｒｅｓｅｎｔ　ｓｔａｔｅ　ａｎｄ　ｔｈｅ　ｃｕｒｒｅｎｔ　ｉｎｐｕｔ．Ｉｔ　ｎｏ　ｏｎｌｙ　ｓｉｍｐｌｉｆｉｅｓ　ｔｈｅ　ｎｕｍｂｅｒ　ｏｆ　ｔｈｅ　ｓｔａｔｅｓ，ｂｕｔ　ａｌｓｏ　ｉｍｐｒｏｖｅｓ　ｃｏｄｅ　ｕｎｉｖｅｒｓａｌｉｔｙ　ａｎｄ　ｒｅａｄａ—　ｂｉｌｉｔｙ．　２．２　Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ　ｏｆ　ｓｏｆｔ　ｃｏｒｅ［　。］　Ｂａｓｅｄ　ｏｎ　ｉｎｔｅｇｒａｔｅｄ　ｓｏｆｔｗａｒｅ　ｅｎｖｉｒｏｎｍｅｎｔ（ＩＳＥ）　ｄｅｓｉｇｎ　ｓｕｉｔｅ　１０．１　ｐｌａｔｆｏｒｍ，ｔｈｅ　ｓｏｆｔ　ｃｏｒｅ　ｆｏｒ　ＩＩＣ　ｂｕｓ　ｃｏｎｔｒｏｌｌｅｒ　ｉｓ　ｉｍｐｌｅｍｅｎｔｅｄ　ｆｏｒ　ｒｅａｄ／ｗｒｉｔｅ　ｃｏｎｔｒｏｌ　ｏｆ　ｂｌａｓｔ　ｗａｖｅ　ｏｖｅｒｐｒｅｓｓｕｒｅ　ｔｅｓｔ　ｓｙｓｔｅｍ．Ｔｈｅ　ｗｏｒｋ　ｆｌｏｗ　ｉｓ　ｓｈｏｗｎ　ｉｎ　Ｆｉｇ．２．　Ｔｈｅ　ｓｙｓｔｅｍ　ｃｌｏｃｋ　ｆｒｅｑｕｅｎｃｙ　ｉｓ　２０　ＭＨｚ，ｄｉｇｉｔａｌ　ｃｌｏｃｋ　ｍａｎａｇｅｒ（ＤＣＭ）ｍｏｄｕｌｅ　ｐｒｏｄｕｃｅｓ　１　ＭＨｚ　ｃｌｏｃｋ　ｓｉｇｎａｌ　ｆｏｒ　ＩＩＣ　ｂｕｓ　ｃｏｎｔｒｏｌｌｅｒ　ｍｏｄｕｌｅ．Ａｆｔｅｒ　ｐｏｗｅｒ　ｏｎ，ｔｈｅ　ｓｙｓｔｅｍ　ｉｎｉｔｉａｌｉｚａｔｉｏｎ　ｓｔａｒｔｓ．Ｂｅｆｏｒｅ　ｒｅａｄｉｎｇ　ｔｈｅ　ｗｏｒｋｉｎｇ　ｐａｒａｍｅｔｅｒｓ　ｆｒｏｍ　ＡＴ　２４Ｃ０２Ｃ，ｔｈｅ　ｓｙｓｔｅｍ　ｓｔａｔｅ　ｉｓ　ｓｅｔ　ａｔ　ｄｅｆａｕｌｔ　ｖａｌｕｅｓ．Ｔｈｅｎ　ｔｈｅ　ｓｅｑｕｅｎｔｉａｌ　ｒｅａｄ　ｍｏｄｅ　ｉｓ　ｕｓｅｄ　ｔｏ　ｒｅａｄ　ｓｉｘ　ｐａｒａｍｅｔｅｒｓ：ｍａｇｎｉｆｉｃａ—　ｔｉｏｎ，ｔｒｉｇｇｅｒ　ｌｅｖｅｌ，ｓａｍｐｌｉｎｇ　ｆｒｅｑｕｅｎｃｙ，ｄａｔａ　ｓｔｏｒａｇｅ　ｃａｐａｃｉｔｙ，ｎｅｇａｔｉｖｅ　ｄｅｌａｙ　ｌｅｎｇｔｈ　ａｎｄ　ｓｅｎｓｏｒ　ｐａｒａｍｅ—　１８　Ｊｏｕｒｎａｌ　ｏｆ　Ｍｅａｓｕｒｅｍｅｎｔ　Ｓｃｉｅｎｃｅ　ａｎｄ　Ｉｎｓｔｒｕｍｅｎｔａｔｉｏｎ　Ｖｏ１．６　Ｎｏ．１，Ｍａｒ２０１５　．Ｕｎｉｖｅｒｓｉｔｙ　ｏｆ　Ｐｏｓｔｓ　ａｎｄ　Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ，２０１２，１８　２０００．　（３）：３８－４１．　［８］ｚＨＡＮＧ　Ｄｏｎｇ－ｄｏｎｇ．ＩＩＣ　ｂｕｓ　ｃｏｍｍｕｎｉｃａｔｉｏｎ　ｉｎｔｅｒｆａｃｅ　ｄｅ—　ｖｉｃｅ　Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ　ｏｆ　ＣＰＬｎ　Ａｐｐｌｉｃａｔｉｏｎ　ｏｆ　Ｅｌｅｃｔｒｏｎｉｃ　Ｔｅｃｈｎｉｑｕｅ，２００２，８（２）：７９—８０．　Ｅ４］ＸＵ　Ｗｅｉ，ＬＩＵ　Ｊｉａｎ－ｃｈｅｎｇ．Ｓｉｍｕｌａｔｉｏｎ　ｏｆ　ｖｏｌｔ－Ａｇｅ　ｍｅａｓｕｒｅ—　ｍｅｎｔ　ｓｙｓｔｅｍ　ｂａｓｅｄ　ｏｎ　ＩＩＣ　ｂｕｓ．Ｊｏｕｒｎａｌ　ｏｆ　Ｎａｎｊｉｎｇ　Ｕｎｉｖｅｒ—　ｓｉｔｙ　ｏｆ　Ｉｎｆｏｒｍａｔｉｏｎ　Ｓｃｉｅｎｃｅ＆Ｔｅｃｈｎｏｌｏｇｙ，２０１１，３（１）：　９１—９６．　［９］Ｓｈｏｒｔ　Ｋ　Ｌ　ＶＨＤＬ　ｆｏｒ　Ｅｎｇｉｎｅｅｒｓ．Ｐｕｂｌｉｓｈｉｎｇ　Ｈｏｕｓｅ　ｏｆ　Ｅ—　ｌｅｃｔｒｏｎｉｃｓ　Ｉｎｄｕｓｔｒｙ，２０１１９．　［５３　ＨＥ　Ｌｉ－ｍｉｍ　Ａｐｐｌｉｃａｔｉｏｎ　ｓｙｓｔｅｍ　ｄｅｓｉｇｎ　ｏｆ　ＩＩＣ　ｂｕｓ．Ｂｅｉｉｉｎｇ：　Ｂｅｉｈａｎｇ　Ｕｎｉｖｅｒｓｉｔｙ　ｐｒｅｓｓ，１９９５．　［１Ｏ］ＤＯＮＧ　Ｄａ－ｃｈｅｎｇ，ＺＨＡＮＧ　Ｊｉａｎ－ｄｏｎｇ，ＳＨＩ　Ｇｕｏ－ｑｉｎｇ．　Ｄｅｓｉｇｎ　ａｎｄ　ｒｅａｌｉｚａｔｉｏｎ　ｏｆ　ＵＡＲＴ　ＩＰ　ｃｏｒｅ　ｄｅｓｉｇｎ　ｂａｓｅｄ　ｏｎ　［６］Ｃｈａｎ　Ｄ　Ｙ．Ｔｈｅ　ｃｏｎｃｅｐｔ　ｏｆ　ＩＩＣ　ｂｕｓ　ａｎｄ　ｉｔｓ　ｓｐｅｃｉｆｉｃａｔｉｏｎ．　ＦＰＧＡ　Ｃｏｍｐｕｔｅｒ　Ｍｅａｓｕｒｅｍｅｎｔ＆Ｃｏｎｔｒｏｌ，２０１２，２０　Ｓｈａｎｇｈａｉ　Ｐｈｉｌｉｐｓ　Ａｐｐｌｉｃａｔｉｏｎ　Ｌａｂ，１９９２．　（８）：２２５１－２２５３．　［７］ＩＩＣ　ｓｐｅｅｉｆｉｃａｆｉｏｎ　Ｖｅｒｓｉｏｎ　２．１．Ｐｈｉｌｌｐｓ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ，　基于ＦＰＧＡ的ＩＩＣ总线ＩＰ核设计　黄晓敏，张志杰　（中北大学仪器科学与动态测试教育部重点实验室，山西太原０３００５１）　摘要：采用ＦＳＭ在ＦＰＧＡ上设计了ＩＩＣ总线控制器。系统上电后它可自动从ＡＴ２４Ｃ０２Ｃ芯片中读取数　据；从上位机接收到新的数据后，它也可自动将其存储到ＡＴ２４Ｃ０２Ｃ中。该ＩＩＣ总线控制器应用于冲击波超　压测试系统中，可自动读取和保存重要工作参数。在实验室环境下，ＩＰ核仿真准确。通过分析爆炸场试验中　获得的有效数据，可以看出该１Ｐ核具有很高的可靠性。　关键词：ＦＰＧＡ；ＩＩＣ总线；ＩＰ核；测试系统　引用格式：ＨＵＡＮＧ　Ｘｉａｏ－ｍｉｎ，ＺＨＡＮＧ　Ｚｈｉ－ｊｉｅ．Ｄｅｓｉｇｎ　ｏｆ　ＩＰ　ｃｏｒｅ　ｆｏｒ　ＩＩＧ　ｂｕｓ　ｃｏｎｔｒｏｌｌｅｒ　ｂａｓｅｄ　ｏｎ　ＦＰＧＡ．　Ｊｏｕｒｎａｌ　ｏｆ　Ｍｅａｓｕｒｅｍｅｎｔ　Ｓｃｉｅｎｃｅ　ａｎｄ　Ｉｎｓｔｒｕｍｅｎｔａｔｉｏｎ，２０１５，６（１）：１３—１８．［ｄｏｉ：１０．３９６９￣．ｉｓｓｎ．　１６７４—８０４２．２０１５．０１．００３］